Laporan Akhir 2 M2

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Rangkaian Simulasi

4. Prinsip Kerja Rangkaian

5. Video Rangkaian

6. Analisa

7. Link Download

 1. Jurnal [kembali]

 2. Alat dan Bahan [kembali]

A. Alat dan Bahan (Modul De Lorenzo)

Gambar 2.1 Module D’Lorenzo

Gambar 2.2 DL2203S Module D’Lorenzo

Gambar 2.2 Jumper

1.  Panel DL 2203C

2.  Panel DL 2203D

3. Panel DL 2203S

4. Jumper

B. Alat dan Bahan (Proteus)

1.  IC74LS112 (JK Flip Flop)

2.  IC7474 (D Flip Flop)

3.  Power DC

4. Switch (SW-SPDT)

5. Logic Probe atau LED

3. Rangkaian Simulasi [kembali]

 4. Prinsip Kerja Rangkaian [kembali]

Dalam percobaan ini, digunakan IC 74LS112 yang merupakan jenis IC J-K Flip Flop. Pada rangkaian ini, kaki R (reset) terhubung ke B0 dengan input 1, kaki S (set) terhubung ke B1 dengan input 0, kaki J dan K terhubung ke VCC, dan kaki clk terhubung ke B2 dengan input 1. Output Q terhubung ke H7 dan output Q' terhubung ke H6. Jika rangkaian ini disimulasikan, output yang dihasilkan adalah Q bernilai 1 dan Q' bernilai 0. Hal ini disebabkan karena clk bersifat aktif rendah (active low), yang berarti clk aktif saat berlogika 0. Dalam kondisi ini, kaki S (set) dengan input 0 akan mengaktifkan rangkaian, sehingga output yang dihasilkan berlogika 1. Pada percobaan ini, juga divariasikan beberapa keadaan, yaitu:

• Jika B0=0, B1=1 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi inputan berupa 0. Karena pada percobaan ini, tepatnya pada kaki R (reset) diberi logika 0, maka untuk rangkaiannya menjadi bersifat asinkronous reset sehingga outputnya menjadi berlogika 0. Ini sesuai dengan tabel kebenaran yang ada.
• Jika B0=1, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=0. Ini disebabkan karena clocknya bersifat aktif low, sehingga dia akan aktif ketika diberi Q'= 0. Karena pada percobaan ini, tepatnya pada kaki S (set) diberi logika 0, maka untuk rangkaiannya menjadi aktif sehingga outputnya menjadi berlogika 1. Ini sesuai dengan tabel kebenaran yang ada.
• Jika B0=0, B1=0 dan B2=don't care, maka untuk output yang dihasilkan adalah Q=1 dan Q'=1. Ini dinamakan kedaan terlarang, karena kedua ouput sama sama memiliki nilai yang sama yaitu 1. Dimana yang seharusnya untuk nilai Q dengan Q' biasanya nilainya adalah berlawanan. Keadaan ini terjadi saat R (resert) dan S (set) sama sama diberikan inputan 0.
• Jika B0=1, B1=1 dan B2=clock, maka untuk output yang dihasilkan adalah Q=0 dan Q'=1. Kondisi ini dinamakan kondisi toggle yatu kondisi disaat outputnya membalikkan nilai output sebeumnya. Dimana sebelumnya output bernilai Q=1 dan sekarang outputnya dibalikkan sehingga nilainya menjadi Q=0. Hasil ouput ini sudah sesuai dengan tabel kebenarannya.

 

 5. Video Rangkaian [kembali]

 6. Analisa [kembali]

 7. Link Download [kembali]

Download Video T Flip Flop klik disini